Colloque

Accélération matérielle à base de FPGA des simulations pour les applications MEMS

Jean-Gabriel Mailloux

Rachid Beguenane

Membre a labase

Jean-Gabriel Mailloux

Résumé de la communication

La plupart des programmes de simulation MEMS utilisent des résolveurs connus comme PARDISO, UMFPACK, SPOOLES, etc. Lors de simulations complexes impliquant de larges matrices à résoudre, l’exécution du résolveur nécessite un temps précieux au chercheur. Certaines implémentations de résolveur comme PARDISO supportent le parallélisme à un certain degré. Ceci est exploité à l’aide d’une grappe d’ordinateur. Cependant, cette pratique est souvent coûteuse, ou inaccessible au chercheur. La disponibilité d’une carte de développement avec FPGA au sein d’un laboratoire de recherche est grandissante. En utilisant une forme de co-simulation matérielle avec une telle carte, le temps de simulation pourrait être réduit. Les recherches actuelles sur l’accélération du calcul de matrices creuses grâce au FPGA proposent déjà des gains intéressants de performance. Ces principes peuvent encore être améliorés et utilisés dans une implémentation reconfigurable de résolveur populaire. L’objectif est de trouver une implémentation assez simple pour qu’un chercheur bénéficie d’une amélioration de performance du résolveur à moindre coût. Cette solution doit aussi être extensible selon la puissance et la surface du FPGA utilisé.

Résumé du colloque

Notre colloque accueillera un conférencier invité de marque, expert reconnu internationalement et chef de fil dans l’un des thèmes liés au sujet principal. Ceci permettra de hausser le calibre du colloque et s’assurer d’une participation maximale de nos membres et leurs étudiants aux cycles supérieurs, ainsi que de la part de tous ceux qui sont impliqués dans la recherche tant au niveau académique qu’industriel.